可允許之DRC錯誤狀況/假錯/申請者常犯錯誤列表


　　本頁列出各製程，製程廠提供DRC command file會遇到的問題。隨意違反Design Rule，除了良率降低外，嚴重者將在蝕刻槽或機台留下碎削，造成類似傳染病般的影響，晶圓廠遭遇類似問題約需兩個星期以上停機清理，並追蹤所有遭波及之機台與晶圓，致使雙方蒙受巨大損失。

製程名稱	連結
TSMC 0.35 um Mixed-Signal 2P4M Polycide 3.3/5V
TSMC 0.18 um CMOS Mixed Signal RF General Purpose Standard Process FSG Al 1P6M 1.8&3.3V
TSMC 90 nm CMOS Mixed Signal RF Low Power Standard Process LowK Cu 1P9M 1.2&2.5V TSMC 90 nm CMOS Mixed Signal MS General Purpose Standard Process LowK Cu 1P9M 1.0&3.3V
其餘製程(含MEMS)，請洽各製程負責人

DRC假錯請以條列的方式說明，並逐一列在設計內容電子檔中，主要是希望申請者能夠完全理解自己的每一處DRC問題所在。同時，一些允許的錯誤，亦需要說明為何要違反。這些可以違反的錯誤，並不是所謂的假錯，可以任意忽視的。而是要提出合理的理由說明為何會違反。若無法說明自己的違反理由，仍有可能被視為違反DRC rule，而影響下線權益。

若因為設計上之特殊需求而出現 DRC錯誤，請在下線申請截止前連絡各製程負責人，並在申請書內詳細說明所違反之 DRC為何項目，及設計需要違反該Design Rule的原因及佈局截圖等可供參考之項目，晶片中 心將與晶圓廠確認是否可以受理此案件。

請特別留意：1.若是在報告中未說明特殊需求而出現DRC錯誤，將視為違反DRC rule，而影響下線權益。2.並非每個特殊需求皆會被晶圓廠接受，請自行評估未被晶圓廠接受而造成案件無法被CIC受理之風險。