所有與軟硬體安裝與使用相關的問題，您可以在這裡找到回答。

COMPASS安裝與使用相關的問題目錄

EPIC安裝與使用相關的問題目錄

OPUS安裝與使用相關的問題目錄

SPW安裝與使用相關的問題目錄

SYNOPSYS安裝與使用相關的問題目錄

XILINX安裝與使用相關的問題目錄

01. 使用 PC 版 Altera 軟體需要什麼硬體配備？

02. 使用 Altera 硬體鎖之注意事項？

01. 做 COMPASS cell library design 的 DRC & ERC check 時, 若出現EOPEN49 或 ESHORT49 的 ERC error 時, 該怎麼辦？

02. 使用 COMPASS Cell Library 如何在 OPUS 環境下做 Simulation？

01. EPIC Tools 包含那些? 有什麼用途？

02. 有那些地方可以使用 EPIC Tools？

03. 如何申請使用 EPIC 軟體？

04. 使用 EPIC 軟體須設定那些參數？

05. 若所設計之晶片是使用 CIC 所提供的 cell library 該如何利用 EPIC 軟體進行驗證？

06. 若電路中有 RAM/ROM 等 block 該如何進行模擬？

07. 若電路中的方塊不是transistor level 該如何進行模擬？

08. 電路用到特殊的模組, 如何利用timemill/powermill進行模擬？

09. 使用 EPIC 軟體須準備那些檔案？

10. 執行 spice2e 轉出 EPIC netlist format 後, 再執行其它EPIC tools 時, 會有檔案格式錯誤的訊息？

11. 執行spice2e後, 為什麼電晶體的 AS/AD/PS/PD 變成 0？

12. 在執行gentech時, 會有 Warning 的訊息, 該如何處理？

13. 執行 timemill/powrmill, 在compile netlist 時出現 dangling node 的訊息, 我的電路是否有問題？

14. 我用 COMPASS cell library 設計電路, run timemill/powrmill 時, report 了一堆 dangling node, 我的電路是否有問題？

15. 如何看 Timemill/Powrmill 的模擬結果？

16. 執行Eview時為何在選擇 show result 時會沒有反應？

17. 為什麼模擬出來的輸出值都為固定值？

18. 為什麼不管 -t 的值給多少, 模擬的輸出結果都不會隨著增加？

19. Cadence waveform 是否可觀察波形？

20. 是否可以模擬5V以外的Supply Voltage？

21. 在使用EPIC 軟體時, 若有問題該如何尋求協助？

22. EPIC usage flow for cell based design

23. EP2C Tools 使用流程及範例

01. 我的 Cadence license file 已過期, 該怎麼辦？

02. 使用CCL cell library 在Verilog In 時如何填"Verilog In Form"？

03. 我的design 使用CCL cell library, 在Verilog In 時 出現 "Module or primitive (AN2A) not defined." 的錯誤訊息. 請問該怎麼解決？

04. 如何將OPUS中的design直接印出來？

05. 如果有一部原供PC使用的 printer 是否可直接到工作站使用？

06. 如果印表機是接在 PC 上，是否可以從工作站印到 PC的印表機上？

07. 我沒有更動系統的權利, 如何從PC列印？

08. 做 COMPASS cell library design 的 LVS check 時, 若在 CIW 出現下列 error message:
        ......
        ERROR: hnlFindAllCellDetail -- Netlister: can't open switch master, inst U152,
               in cell top, using viewList auCdl schematic gate.sch cmos.sch
        ......
而無法做 CDL out 時, 該怎麼辦？

09. 如何用Cell3在Physical Design建立Clock Tree？加Clock Buffer之後做LVS會不會有問題？

10. 用Cell3加Clock Buffer之後如何避免Routing造成Clock Skew 的問題？

11. 用Cell3 在做 followpin 時, 有如下的 Warning Message:
     PR Engine: ** C3-PROGRAM-25  WARNING **
     PR Engine: Via not generated at (609600,773325) due to the spacing design rules.

12. 用Cell3 在做placement 之後, Cell 會與Power Stripe 重疊. 該如何解決？

13. Filler cell 有何用途, 如何使用？

14. 加Filler cell的步驟是否只能在final route 之後做？
 

01. After I finish the SPW installation, as I start the spw, it shown the following error message:
      ============
         SPW File Manager: Initializing.  Please wait ..........
     License checkout of "SPW_FMG" failed. [Err. #: -15]
     License Manager error: cannot connect to license server
     SPW_FMG: cannot connect to license server (Connection refused)
     =============

01. When you start to use synopsys 3.3b, you may meet the warning as follows!

  Warning: install/environ:
  You appear to be running Sun/OpenWindows for your window manager.

  For this release of the Synopsys VSS software, you
  must install Sun/OpenWindows patch 100444-66 or
  later.  Please refer to the Synopsys VSS Release notes
  for this release for complete information.

02. 經synopsys optimize後所產生的verilog netlist, 為何無法被Verilog In所接受呢？

01. 使用 PC 版 Xilinx 軟體需要什麼硬體配備？

02. 透過 CIC 申請的 PC 版 Xilinx 軟體包括哪些程式及功能？

03. 使用 Xilinx 軟體需要哪些環境變數或設定？

04. 如何洽購 Xilinx FPGA/EPLD 元件？大約多少錢？

05. 如何將 Xilinx FPGA 之設計列印出來？

06. 以 Verilog-HDL 設計 Xilinx FPGA 之所需軟體及設計流程為何？

07. 如何利用 Cadence-Xilinx Interface 以進行 Verilog Simulation？

08. 關於 XACT､XSI 與 Synopsys 版本的問題？

09. 為何出現 "No license for ...." 的錯誤訊息(Xilinx PC 版)？

10. Xilinx PC 版(5.1.1 版)軟體能否安裝在 Windows 95？

11. 目前使用的 Xilinx 版本無法對 XC4025 進行編譯，怎麼辦？